集成电路设计的开源EDA软件Yosys(2)

# generic synthesis
synth -top mytop
# mapping to mycells.lib
dfflibmap -liberty mycells.lib
abc -liberty mycells.lib
clean
# write synthesized design
write_verilog synth.v
截图
这个页面包含简单的Yosys合成脚本的例子，以及合成设计的“show”命令输出的屏幕截图。（“show”命令使用GraphViz生成示意图。）
简单RTL网络列表

# read design
read_verilog counter.v
hierarchy -check
# high-level synthesis
proc; opt; fsm; opt; memory; opt
Download:show_rtl.ys
module counter (clk, rst, en, count);
input clk, rst, en;
output reg [3:0] count;
always @(posedge clk)
if (rst)
count = 4d0;
else if (en)
count = count 4d1;
endmodule
Download:counter.v
CMOS门级网表