集成电路设计的开源EDA软件Yosys(4)

module MACRO_INC(in, out);
input [3:0] in;
output [3:0] out;
assign out = in 4d1;
endmodule
module MACRO_DFF(clk, rst, en, d, q);
input clk, rst, en;
input [3:0] d;
output reg [3:0] q;
always @(posedge clk)
q = rst ? 4d0 : en ? d : q;
endmodule
Download:coarse_cells.v

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